Say sal Devrelerin Model Kontrol Tabanl Testi

Abstract

O zet Bu tezin amac yaz l m muhendisligi alan nda yayg nca kullan lan bir test yontemi olan model dogrulama tabanl test yonteminin, devrelerin gecikme hata testinin denetlenmesi islemine uygulamakt r. Devre gecikme hatas devrelerin istenilen zamanda istenilen islevin yerine getirilmemesinden kaynaklanmaktad r. Bu metodolojide, oncelikle devre bir zamanl otomata olarak modellenir ve boylece devrenin zamansal karakteristikleri ortaya c kar l r. Ard ndan model surekli olarak belirli varsay mlar cercevesinde gecikme hatalar olusmas icin mutasyona ugrat l r ve tum mutant modeller verilen niteliklere gore model dogrulay c taraf ndan kontrol edilir. Test giris dizisi, model dogrulay c taraf ndan geri dondurulen kars t orneklerden olusur. Asag da metodolojinin k sa ozeti verilmistir.

-

Gunumuzde, VLSI devrelerdeki gecikme kusurlar n n ifade edilebilmesi amac yla kullan lan cesitli modeller vard r. Ornegin, gecis gecikme hatas , kap gecikme hatas , yol gecikme hatas , segment gecikme hatas , cizgi gecikme hatas vb.[ 1 ]. Kap lar n gecikmeleri zaman aral klar ile ifade edilir ve her kap uretim cesitliligi sebebiyle farkl gecikme surelerine sahip olabilir. Ornegin, 2-girisli bir AND kap s su formul ile ifade edilebilir o(t) := i1(t)AND i2(t). Giris sinyalleri olan i1(k) vei2(k) 'nin t1 ve t2 zamanlar nda yenilendigini ve s ras yla i1(k + 1) vei2(k + 1) oldugunu varsayal m. Kap n n yay l m gecikmesi = [tmin; tmax] aral g ile verilmistir. Bu yuzden, yeni c k s n t = maxft1; t2g+ zaman nda stabil bir duruma gectigi varsay l r. S ral devreler icin kural, sonraki-durum mant ksal c k slarn n bir sonraki clock gecisinden once stabil olmas gerekliligidir. Eger birincil giris ve sonraki-durum c k s n olusturan durum girisleri boyunca uzanan bir yolda art arda s ral olan kap lar n gecikmelerinin toplam bir clock devrini asmaktaysa, bu hatal durum gecisine sebep olabilir ve sonuc olarak devrenin birincil c k slar n n hatal olmas na neden olabilir. Zamanl otomata, sistemlerin zamansal ozelliklerini tan mlamak icin cok degerli bir aract r. Her kap n n zamana bagl davran s n ifade edebilmek icin onu bir zamanl otomata olarak temsil edebiliriz. Bellek elemanlar , ip- oplar, clocklar ve devrenin diger elemanlar da ayn sekilde birer zamanl otomata olarak ifade edilebilirler. Boylelikle, tum devre zamanl otomatalardan olusan bir ag yap s na cevrilmis olur. Asag da 2-girisli bir AND kap s n n zamanl otomata olarak ifade edilmis hali gorulmektedir.

Sekil 2. AND Kap s icin bir Zamanl Otomata UPPAAL, zamanl otomata teorisine dayanan ve iyi bilinen bir model kontrolcusudur. Ayr ca klasik zamanl otomatalar , birden fazla otomatan n birbiri ile iletisim icinde olmas n saglayan haberlesme kanallar ile gelistirmektedir.[ 3 ][ 4 ] Biz devredeki her bir kablo icin bir haberlesme kanal kullanmaktay z. 2-girisli bir kap uc kanala sahiptir, bir adet c k s ve iki adet giris icin. Kap n n c k s stabil hale geldiginde kap n n haberlesme kanal isaretlenmektedir. Otomata 1-2-4 ya da 1-3-4 durumlar n hangi giris sinyalinin once geldigine bakarak izlemektedir. 4. duruma ulast g nda, en az t min kadar bir sure beklemektedir fakat t max olmadan da o durumu terk etmektedir. Bunu yaparken mant ksal islemi olan x[out] = x[in1]&x[in2] islemini yapar ve c[oc] haberlesme kanal n isaretleyerek c k s n stabil oldugunu haber verir. Model kontrolcusu sistemi bu zamanlama aral g yla genisletir ve verilen ozellikleri kontrol eder. Metodoloji model dogrulama tabanl test yontemini, devrelerin gecikme hata testinin denetlenmesi islemine uygular. Bu metodolojinin avantaj model dogrulama tabanl testler optimum test tak m bulmak icin tam kapsaml arama yapabilmesidir. Ote yandan bu metodolojin dezavantaj ise bu islemi yaparken yuksek miktarda islem gucu ve haf za harcamas d r. Bu dezavantaj baz sadelestirme yontemleri ile as lacakt r. Anahtar Kelimeler: Devre Tasar m ,Derve Testi, Model Tabanl Test, Zamanl Otomata Kaynaklar

References

1. Jha , Niraj K. and Gupta , Sandeep, "Testing of digital systems," , 2003 .

2. Majhi , Ananta K. and Agrawal , Vishwani D. , " Tutorial: Delay Fault Models and Coverage," , 1997 .

3. Gerd Behrmann and Re David and Kim G. Larsen, "A tutorial on uppaal," Entertainment Computing , 2004 .

4. S. C. J. Bakkes , P. H. M. Spronck , and H. Jaap van den Herik, "Uppaal 4 . 0 , " , 2006 .