=Paper=
{{Paper
|id=Vol-1483/33_GenisOzet
|storemode=property
|title=Sayısal Devrelerin Model Kontrol Tabanlı Testi
|pdfUrl=https://ceur-ws.org/Vol-1483/33_GenisOzet.pdf
|volume=Vol-1483
|dblpUrl=https://dblp.org/rec/conf/uyms/Takan15
}}
==Sayısal Devrelerin Model Kontrol Tabanlı Testi==
<pdf width="1500px">https://ceur-ws.org/Vol-1483/33_GenisOzet.pdf</pdf>
<pre>
Sayısal Devrelerin Model Kontrol Tabanlı Testi

                                      Savaş Takan

                              savastakan@iyte.edu.tr
İzmir Yüksek Teknoloji Enstitüsü Bilgisayar Mühendisliği Bölümü 35430 Urla/İzmir


      Özet Bu tezin amacı yazılım mühendisliği alanında yaygınca kullanılan
      bir test yöntemi olan model doğrulama tabanlı test yönteminin, devre-
      lerin gecikme hata testinin denetlenmesi işlemine uygulamaktır. Devre
      gecikme hatası devrelerin istenilen zamanda istenilen işlevin yerine geti-
      rilmemesinden kaynaklanmaktadır. Bu metodolojide, öncelikle devre bir
      zamanlı otomata olarak modellenir ve böylece devrenin zamansal ka-
      rakteristikleri ortaya çıkarılır. Ardından model sürekli olarak belirli var-
      sayımlar çerçevesinde gecikme hataları oluşması için mutasyona uğratılır
      ve tüm mutant modeller verilen niteliklere göre model doğrulayıcı ta-
      rafından kontrol edilir. Test giriş dizisi, model doğrulayıcı tarafından geri
      döndürülen karşıt örneklerden oluşur. Aşağıda metodolojinin kısa özeti
      verilmiştir.


                               Şekil 1. Proje Metodolojisi


      Günümüzde, VLSI devrelerdeki gecikme kusurlarının ifade edilebilmesi
      amacıyla kullanılan çeşitli modeller vardır. Örneğin, geçiş gecikme ha-
      tası, kapı gecikme hatası, yol gecikme hatası, segment gecikme hatası,
      çizgi gecikme hatası vb.[1]. Kapıların gecikmeleri zaman aralıkları ile
      ifade edilir ve her kapı üretim çeşitliliği sebebiyle farklı gecikme sürele-
      rine sahip olabilir. Örneğin, 2-girişli bir AND kapısı şu formül ile ifade
      edilebilir o(t) := i1 (t)AND i2 (t). Giriş sinyalleri olan i1 (k) vei2 (k) ’nin
      t1 ve t2 zamanlarında yenilendiğini ve sırasıyla i1 (k + 1) vei2 (k + 1)
      olduğunu varsayalım. Kapının yayılım gecikmesi δ = [tmin , tmax ] aralığı
      ile verilmiştir. Bu yüzden, yeni çıkışın t = max{t1 , t2 }+δ zamanında sta-
      bil bir duruma geçtiği varsayılır. Sıralı devreler için kural, sonraki-durum
      mantıksal çıkışlarnını bir sonraki clock geçişinden önce stabil olması ge-
      rekliliğidir. Eğer birincil giriş ve sonraki-durum çıkışını oluşturan durum
      girişleri boyunca uzanan bir yolda art arda sıralı olan kapıların gecikme-
      lerinin toplamı bir clock devrini aşmaktaysa, bu hatalı durum gecişine se-
      bep olabilir ve sonuç olarak devrenin birincil çıkışlarının hatalı olmasına
      neden olabilir.


                                            342
      Zamanlı otomata, sistemlerin zamansal özelliklerini tanımlamak için çok
      değerli bir araçtır. Her kapının zamana bağlı davranışını ifade edebilmek
      için onu bir zamanlı otomata olarak temsil edebiliriz. Bellek elemanları,
      flip-floplar, clocklar ve devrenin diğer elemanları da aynı şekilde birer
      zamanlı otomata olarak ifade edilebilirler. Böylelikle, tüm devre zamanlı
      otomatalardan oluşan bir ağ yapısına çevrilmiş olur. Aşağıda 2-girişli bir
      AND kapısının zamanlı otomata olarak ifade edilmiş hali görülmektedir.


                   Şekil 2. AND Kapısı için bir Zamanlı Otomata


      UPPAAL, zamanlı otomata teorisine dayanan ve iyi bilinen bir model
      kontrolcüsüdür. Ayrıca klasik zamanlı otomataları, birden fazla otoma-
      tanın birbiri ile iletişim içinde olmasını sağlayan haberleşme kanalları ile
      geliştirmektedir.[3][4] Biz devredeki her bir kablo için bir haberleşme ka-
      nalı kullanmaktayız. 2-girişli bir kapı üç kanala sahiptir, bir adet çıkış
      ve iki adet giriş için. Kapının çıkışı stabil hale geldiğinde kapının ha-
      berleşme kanalı işaretlenmektedir. Otomata 1-2-4 ya da 1-3-4 durum-
      larını hangi giriş sinyalinin önce geldiğine bakarak izlemektedir. 4. du-
      ruma ulaştığında, en az t min kadar bir süre beklemektedir fakat t max
      olmadan da o durumu terk etmektedir. Bunu yaparken mantıksal işlemi
      olan x[out] = x[in1]&x[in2] işlemini yapar ve c[oc] haberleşme kanalını
      işaretleyerek çıkışın stabil olduğunu haber verir. Model kontrolcüsü sis-
      temi bu zamanlama aralığıyla genişletir ve verilen özellikleri kontrol eder.
      Metodoloji model doğrulama tabanlı test yöntemini, devrelerin gecikme
      hata testinin denetlenmesi işlemine uygular. Bu metodolojinin avantajı
      model doğrulama tabanlı testler optimum test takımı bulmak için tam
      kapsamlı arama yapabilmesidir. Öte yandan bu metodolojin dezavan-
      tajı ise bu işlemi yaparken yüksek miktarda işlem gücü ve hafıza harca-
      masıdır. Bu dezavantaj bazı sadeleştirme yöntemleri ile aşılacaktır.

      Anahtar Kelimeler: Devre Tasarımı,Derve Testi, Model Tabanlı Test,
      Zamanlı Otomata


Kaynaklar

1. Jha, Niraj K. and Gupta, Sandeep, ”Testing of digital systems,”, 2003.
2. Majhi, Ananta K. and Agrawal, Vishwani D., ”Tutorial: Delay Fault Models and
   Coverage,”, 1997.


                                            343
3. Gerd Behrmann and Re David and Kim G. Larsen, ”A tutorial on uppaal,” Enter-
   tainment Computing, 2004.
4. S. C. J. Bakkes, P. H. M. Spronck, and H. Jaap van den Herik, ”Uppaal 4.0,”, 2006.


                                        344

</pre>